如果我们身为英特尔这样的全球最大微处理器供应商兼一线半导体制造商，大家往往会设定下雄心勃勃的发展目标，借此保持市场优势并一路在竞争中取得领先。英特尔公司当然也是这样，巨头的姿态让他们长期坚持10纳米制程工艺，也不得不因此而推迟上线芯片的批量化生产能力、调整发展路线图、甚至被迫重新考量一部分企业战略因素。虽然目前英特尔已经在10纳米领域取得进步，但台积电与三星已经将制程工艺进一步缩小至7纳米、6纳米乃至5纳米——如今的芯片巨头，手里还有王牌可打吗？

激进的目标

当一家企业着手设计新的制程技术时，往往需要在性能、功率与面积（共称PPA）方面设定明确目标。半导体外包代工商有时候需要牺牲其中一个方面，借此换取另一个方面的顺利实现——这主要是因为半导体行业往往需要每年推出一种新的制程工艺，因此只能采取高度迭代化的设计方法，引导客户更积极地每年更换SoC产品。这样的工艺升级路径分为多个节点，节点又分长节点与短节点。二者的区别在于，短节点生命周期更短，往往几年后即遭淘汰。总而言之，英特尔以往主要选择Tick-Tock（一年升级制程、一年升级架构）的间隔式发展思路，逐步提升制程工艺中的PPA三大支柱。在10纳米节点（也被称为英特尔1274）方面，芯片巨头希望能够将晶体管密度提升至14纳米节点的最多2.7倍（在使用6.2T高密度库的情况下）、同时将性能提升25%，或者在同主频情况下将功耗降低至14纳米节点的50%左右。

英特尔所公布的10纳米制程特性当中，有相当一部分与台积电公司的第一代7纳米制程工艺（N7）非常相似。但当初英特尔打算于2016年开始大批量生产其10纳米产品，这一时间点比台积电的N7量产要早上两年。单在计划方面，英特尔再一次在市场竞争、特别是高性能计算（HPC）领域的市场竞争中大幅领先于对手。

英特尔将这一雄心勃勃的晶体管密度提升目标命名为“Hyper Scale”，即超规模，但之后又抱怨这项目标导致产能下降且产品成本较14纳米制程大幅提升。与此同时，英特尔方面还需要为这项10纳米制程工艺设计出更大的尺寸缩小空间，从而在维持摩尔定律的同时（周期可以适当放缓）控制裸片尺寸并降低成本（即每美元生产更多产品单元）。随着每一代制程工艺的发展，每平方毫米的芯片制造成本一直趋于增长，因此在PC等大规模市场，必须保证各个节点要么成本更低、要么至少得维持成本稳定。

总体而言，英特尔的10纳米节点就是一项使用FinFET晶体管并以13层金属化堆栈为基础的制程技术。要想他们提出的“超规模”目标，关键在于实现有源栅极（COAG）接触，其中前2层使用钴互连（填充）以将区域内的电阻降低50%（相较于钨材料），并将电子漂移降低至五分之一到十分之一的水平，借此缩小互连结构大小、在线前端（FEOL）用Fin建立自对准四重图案（SAQP）并用栅极建立自对准双重图案（SADP），而在前后端（BEOL）中则通过SAQP建立选择性金属层。这还不是全部，英特尔还需要引入“单拟栅极”等多种其他技术。

目前，所有领先制程工艺在本质上都高度依赖于多图案化技术。因此，在10纳米场景下，英特尔必须使用四重、五重甚至六重图案进行图案选择。在最复杂的情况下，英特尔需要对10纳米晶圆进行6轮光刻才能“绘制”完成一种图案。多图案不仅延长了生产周期，往往也会降低良品率，并导致成本大幅增（降低毛利与纯利润）。现在回头来看，只有极紫外线光刻（EUV）技术才能达成超规模目标中提出的多重图案设计思路，但2016年的时候这种光刻方法还远未成熟，因此英特尔的计划也只能不断延后。

另外，除了英特尔之外，再没有其他半导体制造商会在7纳米或者10纳米技术方案中使用SAQP来建立BEOL。因此，一部分行业观察人士认为SAQP才是引发良品率下降的元凶。出于种种原因，我们似乎不可避免地要在10纳米及以下节点中使用钴或钌材料，但英特尔在最初进行10纳米节点研发时并没有太多考虑钴材料这个选项，所以也有人认为贸然引入钴材料是影响良品率的原因。后种理由似乎更为可信，因为在使用钴材料后，英特尔必须引入新的电子束检查工具，而这确实给芯片制造带来了意外变数。

Applied Materials公司技术项目主管Nicolas Breil在两年前的IEDM演讲中提到，“物理尺寸的缩小反过来对于金属化工艺提出了更高的要求，一旦发生间隙填充不完全或者空隙化问题，批量生产就将遭遇阻碍。由于钴材料中的空隙通常小于钴导线的线宽，因此制造商必须能够检测到低至5纳米级别的微小空隙。而对于一切小于10纳米的空隙，至少要使用小于3纳米的光斑才能完成检查。”

与传统光学检查工具相比，单电子束检查工具的处理速度较慢（后来虽然出现了多电子束检查工具，但速度提升仍然有限），而且其分辨率也不足以检查这批即将发布的新型处理器。因此，直到现在电子束工具也主要被用于制程鉴定与校准，仍未全面用于空隙检查。

英特尔一直是家颇具进取心的企业，之前也曾多次大刀阔斧推进领先于全行业的新型技术。但在10纳米工艺这道关联面前，英特尔第一次让创新比例全面超越传统继承，也因此面对着巨大的投入风险。

Insight 64公司研究员Nathan Brookwood表示，“现在回想起来，当时我接触过的英特尔员工都有点过度激进。”

计划调整与策略变更

2015年7月，英特尔公司首次承认其10纳米技术出现了问题，并表示多图案化设计思路导致缺陷密度提升、良品率下降。不过芯片巨头当时还承诺，将在2017年下半年开始将首批10纳米产品投入量产，代号为Cannon Lake——这比初步计划晚了大约一年。2018年初，英特尔方面表示其已经开始销售Cannon Lake CPU，并将在同年晚些时候进一步增加产能。但到2018年4月，该公司承认由于产量过低，首款10纳米CPU的全面量产将被迫推迟到2019年。后来的情况大家应该都知道了，第二代英特尔10纳米制程工艺（与10nm+不同）于2019年实现投产，且较最初的10纳米制程工艺有了一系列显著改进。

很明显，英特尔早在2015年——也就是发布相关公告之前——就已经非常清楚10纳米制程工艺的问题。在意识到风险之后，该公司需要保证自己生产的CPU能够同时满足成本、性能与上市时间等要求。如果不行，那么上市时间肯定是首选妥协目标，哪怕导致英特尔在接下来的几年中一直无法使用其最新、最先进的制程工艺。为此，英特尔公司于2016年初宣布将引入新的制程工艺与微架构发展策略，转而使用“制程架构优化（PAO）”模式，借此全面取代已经推进了10年的传统Tick-Tock模式。在新的模式下，微架构设计成果的使用周期更长，英特尔则在此期间不断对制程工艺及产品设计做出改进。

Brookwood指出，“Tick-Tock模式主要是一种风险缓解策略。这项原则要求通过已知的微架构调试新制程，再以经过实践验证的制程为基础建立新的微架构。这就使英特尔能够以稳定可期的每年一次方式，推出经过升级的改进版产品。”

一位前英特尔员工表示，“我认为Tick-Tock原则的诞生，源自英特尔希望在营销层面建立起更加可靠可期的商业声誉。在管理层看来，这样的升级节奏似乎能够一直持续下去，当时很多人也不假思索地相信了这一点。但他们忘记了，芯片设计本身就是一项工程学的奇迹，而奇迹不可能总是稳定延续。”

新的PAO原则开始把关注重点放在新的角度身上：保证英特尔及时推出具有竞争力的产品，并保证这些产品拥有财务可行性。从2016年开始，英特尔一直对自家制程技术进行迭代式改进（英特尔将其称为节点内改进），而不再强调边界分明的节点间代际更替。这乍一看似乎非常合理，但最终结果似乎并不完美，也让英特尔在市场竞争当中逐渐陷入被动。

Brookwood提到，“Tick-Tock在过去十年中一直稳定可靠，但转折点出现在14纳米时期，并在10纳米阶段彻底崩溃。在另一方面，台积电则一直保持着每两年一次换代的节奏。改进空间有限，但可预测性更强。谁会想到现在AMD已经在产品线中全面引入了台积电的7纳米制程，而英特尔却仍在主打14纳米？”

英特尔的第一项14纳米级制程被称为14nm+技术，它的加持让英特尔代号为Kaby Lake的CPU在主频上较Skylake处理器提升了15%，且功耗保持不变。至于该擮的更高阶版本（即14nm++）将栅极间距增加为84纳米（大于初代14纳米制程中的70纳米间距），驱动电流提升约24%，使其功耗降低约50%。英特尔的14nm++制程技术被用于制造代号为Coffee Lake与Comet Lake的两大处理器系列，专门面向高端游戏台式机与笔记本电脑市场。展望未来，英特尔还将继续迭代式改进其制程工艺，因此相信我们会逐步迎来10nm+/10nm++以及7nm+/7nm++等新技术。

与此同时，英特尔公司CEO则希望芯片巨头能够重新回归每2到2.5年完成一次主要节点轮换的节奏，但目前还很难判断这样的雄心能否真正实现。

英特尔公司一位发言人指出，“我们的目标是每年调整发展步调，借此支持我们的产品路线图。我们将通过节点缩小与节点内增强相结合的方式实现这项目标，保证在性能、功率与芯片尺寸方面找到理想的改进平衡点。”

当然，除了制程工艺的迭代开发之外，英特尔还需要解决其他一系列重大难题。以往，该公司的产品设计与制程工艺一直紧密挂钩，意味着只能使用特定制程工艺来实现特定的芯片设计方案。但如今，英特尔已经将产品设计与节约规划剥离开来，并表示将为即将推出的下一代CPU或GPU提供最具可行性的设计方向。这种方式，其实更类似于纯芯片设计厂商与代工合作伙伴之间的联动，只是都在同一家企业内进行，因此关系更为亲密。为了确保英特尔的芯片工程师们拥有在特定节点内实现设计生产的必要条件，英特尔方面去年聘请了GlobalFoundries公司前任CTO兼IBM公司前微电子业务负责人Gary Patton。Patton将主要负责监督制程设计套件（PDK）、IP与工具开发工作。

英特尔：10纳米并不是我们最好的节点

英特尔未来打算继续以迭代方法改进其制程工艺。芯片巨头目前表示计划在2020年与2021年分别推出其10纳米节点的两个增强版本——10nm+与10nm++。根据Mark Bohr（英特尔前高级奏鸣曲、制程架构与集成总监）在2017年展示的演示文稿，英特尔的10nm+技术有望将晶体管性能增强至超越10纳米水平，当然其超频潜力仍然不及14nm++——抱歉，很多游戏玩家可能要失望了。但需要强调的是，英特尔目前在10纳米技术层面遇到的最大问题，在于片上缺陷密度。相信10nm+将主要从这方面入手，帮助芯片巨头摆脱烦恼。

而在未来几个季度中，英特尔还打算逐步使用其10nm++技术——这项技术有望显著提高晶体管性能，帮助英特尔旗下的处理器家族更轻松地应对各类高主频需求类应用。当然，英特尔公司也承认其10纳米节点家族在盈利能力方面，还无法与之前的22纳米与14纳米节点相提并论。英特尔首席财务官George Davis在今年早些时候曾表示：
“10纳米并不是英特尔公司有史以来最好的节点。其生产率低于14纳米，也低于22纳米节点，但我们仍对目前取得的进展感到兴奋。我们预计，从2021年底开始，我们将正式迈入7纳米时代并拿出更强大的性能表现。”

展望未来，英特尔将陆续推出7纳米，甚至是7nm+/7nm++等制程技术。这些技术将高度依赖于极紫外线光刻（EUVL）技术，帮助英特尔解决由多图案模式带来的各类问题。但需要承认的是，迭代开发必然需要占用大量额外资源与更高的研发成本，而且随着芯片制程工艺总体开发成本的飙升，我们真的很难预估这里所说的“额外成本”到底有多高。另外，英特尔CFO还提醒称，各类制程工艺成本因素（包括研发、设备成本以及项目启动成本等）之间的相互重叠，也会进一步压低产品毛利率：

“我之前也说过，实际上10纳米制程工艺达不到人们对于14纳米或者7纳米的表现预期。为了重新在制程领域夺回领导地位，我们必须得加快从10纳米到7纳米的换代速度，而后再考虑如何从7纳米进一步推进至5纳米。这一切都将在成本层面有所体现，特别是从2021年开始，业界各参与方都将迎来从10纳米到7纳米的投资额度交叉点。另外，我们也开始对5纳米制程进行投资，这一切都将挤占英特尔芯片产品的毛利空间。”

英特尔还坦言，其10纳米制程技术在财务表现方面确实不及已经推出达七年之久的14纳米节点。但10纳米的命运并未最终决定，10nm+与10nm++等后续研发项目仍有望帮助这一代产品家族焕发生机。

一位熟悉半导体生产内情的消息人士表示，“周期在一到两年之间的制程节点往往利润最可观，因为其产量往往更高，而且足以摊薄晶圆代工厂中的制造设备成本。”

英特尔的10纳米节点将于2021年下半年实现批量投产，届时英特尔7纳米芯片的产量也将逐步增加。两代芯片之间将共享一部分10纳米时代的制造设备，但7纳米处理器家族到底能不能带来良好的财务收益，恐怕在很大程度上取决于10纳米世代的市场表现。