是时候对传统摩尔定律说拜拜了。

当前，最著名的技术准则之一当数摩尔定律。在过去超过55年时间里，这一“定律”成功概括并预测了晶体管尺寸不断缩小，每两年左右实现一次技术节点升级的趋势。这反过来又成为半导体工程师们的奋进动力，让他们付出一切，只为在规定的时限之内将同一块芯片中所容纳的晶体管数量再增加一倍。

然而，当初Gordon Moore第一次提出这项影响深远的定律时，还不存在节点之类的概念，而且当时一块集成电路上只能容纳约50个晶体管。

但经过数十的艰苦耕耘与数千亿美元的投资，看看我们现在已经走了多远！如果您正好是在自己的手机上阅读本文，那么您手机使用的内部处理器很可能使用的正是所谓7纳米节点工艺。这意味着在一平方毫米的芯片中可以容纳约1亿个晶体管。5纳米节点处理器现已投入生产，行业领导者甚至能够在未来十年之内打造出1纳米节点。

但在此之后，半导体行业该向何处去？

毕竟1纳米几乎只是5个硅原子的宽度。很明显，摩尔定律将很快失效，半导体制造技术将无法通过晶体管尺寸缩小进一步提高处理能力。死路一条，注定是死路一条。

但真是这样吗？不一定，因为用制程节点来描述半导体系统本身就不太准确。事实上，7纳米晶体管中的大部分关键特征都远不止7纳米，而且这种命名与物理现实之间脱节的状况已经存在了二十年之久。这当然不是什么秘密，但却带来了一系列糟糕的后果。

“即使不完美，我们仍然应该努力达成共识，找到一种比当前制程节点更准确的半导体发展描述方式。”—Michael Mayberry，英特尔公司CTO

而且大家对于“制程节点”的持续关注，实际上是忽略了另一个更为重要的事实，即即使不再对CMOS晶体管的几何结构进行下压缩，半导体技术仍然能够继续找到新的发展道路。另一个问题是，以制程节点为中心的半导体发展观已经不能再像过去那样真正推动行业的发展。最后，人们只是在把无数资源投入进去，只求换得一个看起来更漂亮、但却毫无意义的数字。

因此，我们有必要寻找更好的方法，替代现有标准为半导体的后续发展制定更明确的考核标准。但是，在这样一个竞争激烈且各参与厂商向来势同水火的行业中，专家们真能团结起来、共商大是吗？希望可以，因为只有这样，我们才能再一次帮助这个世界上最大、最重要、也最具活动的行业找到明确的前进方向。

那么，我们到底是怎么走到这一步的？换句话说，任何过去一百年中最重要的技术成果之一，微处理器为什么就走上了“拼制程节点”这条邪路？自1971年英特尔4004微处理器亮相以下，MOS晶体管的线性尺寸缩小至约千分之一，单一芯片上的晶体管数量增加到约1500万倍。而长久以来，人们衡量这种集成密度进步的度量标准主要是尺寸，即金属半节距与栅极长度。这样的选择主要是为了偷懒，因为它们在很长一段时间内几乎没有什么变化。

金属半节距是指导芯片之上从一个金属互连点到下一个金属互连点的间距的一半。直到十年之前，二维或者叫“平面”晶体管设计一直占据着主导地位，而其中的栅极长度用于衡量晶体管源极与漏极之间的空间。器件的栅极堆叠位于该空间之内，用于控制源极与漏极之间的电子流动。从历史角度看，栅极长度成为决定晶体管性能的最重要指标，因为栅极长度越短，则代表器件的开关速度越快。

在栅极长度与金属半节距大致相等的时代，二者共同构成了芯片制造技术的基本特征，即节点数。芯片上的这些指标通常每过一代缩小30%，从而成功使晶体管密度加倍——简单的自述，矩形的长和宽尺寸各减小30%，则意味着面积减半。

在上世纪七十年代到八十年代，以栅极长度与半节距衡量节点数的作法一直没有问题。但到九十年代中期，二者开始脱钩。为了继续在速度与设备效率方面取得历史性突破，芯片制造商开始更积极地缩减栅极长度。例如，所谓130纳米节点制程的晶体管实际上使用的是70纳米的栅极，结果就是摩尔定律的密度翻倍之道被保持了下去——只是将栅极长度排除在外。而半导体行业基本上仍然延续着原本的节点命名习惯。

缺乏实际意义的技术节点

上世纪九十年代中期之前，逻辑技术节点就等同于CMOS晶体管的栅极长度。有一段时间，栅极长度的收缩速度要更快一些，但随后又开始保持同步。

斯坦福大学纳米电子实验室，IEEE 2020年设备与系统国际发展路线图

GMT方法

光刻技术的局限: 目前最先进的光刻技术当数极紫外光刻技术，光波长为13.5纳米。这意味着芯片特征的收缩空间即将耗尽，芯片制造商也不得不向单片式3D集成求助，通过增加芯片分层的方式保证CMOS密度的继续增加。GMT方法所关注的也正是其中两项最关键特征（栅极节距与金属节距）的大小与层数。

斯坦福大学纳米电子实验室，IEEE 2020年设备与系统国际发展路线图

2000年初的技术发展又带来了新的变化，处理器开始关注自身运行功耗。工程师们找到了保持设备继续改进的方法，例如让晶体管的一部分硅置于源极之下，从而使电荷载流子能在较低电压下更快通过，从而在提高CMOS器件速度与能源效率的同时，又无需进一步加压栅极长度。

但为了解决电流泄漏问题，CMOS晶体管的结构必须进行变更，情况也开始进一步跑偏。2011年，英特尔在22纳米节点上切换为FinFET，其栅极长度为26纳米，半间距为40纳米，鳍片则为8纳米。

IEEE终身研究员兼英特尔资深员工、目前负责寻求新一代度量指标的Paolo Gargini表示，“从这个时候开始，节点就已经彻底失去了意义，因为节点数字已经与大家能够在芯片上找到的任何实际尺寸都没有关系。”

虽然还不算是普遍共识，但整个半导体行业已经逐渐开始意识到，确实需要一种新的、更靠谱的解决方案，把简单表述与晶体管中最重要的实际特征重新统一起来。当然，这绝不是要回归使用栅极长度的旧方法，现在的栅极长度已经不再直接决定芯片性能。相反，有人建议使用两种方法来表示制造逻辑晶体管时的具体面积限制。一种被称为接触栅间距，是指从一个晶体管栅极到另一晶体管栅极间的最小距离。另一项则是金属间距，用于衡量两个水平金属互连点之间的最小距离。（由于现在栅极长度已经不再重要，自然也不需要再去把金属间距硬拆分成「半间距」。）

ARM公司首席研究工程师Brian Cline解释道，这两项值可以算是新型制程节点中建立基本逻辑的“最小公分母”。而两个值的乘积，也能够很好地估算晶体管的最小可能面积。而其他各个设计步骤（包括逻辑构成、SRAM单元、电路块等）都会不断增加这个最小面积的实际数值。他表示，“在对物理特征的精心设计之下，良好的逻辑制程应该能够将这个值保持在最低水平。”

IEEE国际设备与系统发展路线图（IRDS）主席Gargini在今年4月还提出，半导体行业将把接触栅极节距（G）、金属节距（M）结合起来，建立起一项更能“反映现实”的三位数衡量指标。对于未来的芯片来说，最重要的将是芯片上的设备层数（T）。（IRDS是「国际半导体技术发展路线图」，即ITRS的继任者。ITRS曾是一项延续数十年之久的全行业研究项目，旨在预测未来节点的各方面细节以帮助半导体行业及各供应商建立起统一的发展目标。目前ITRS已经失效，由IRDS继续承担相关指导工作。）

曾领导ITRS相关工作的Gargini提到，“这三项参数，基本足以对晶体管密度做出全面评估。”

根据IRDS路线图来看，即将推出的5纳米芯片中的接触栅极节距为48纳米，金属栅极节距为36纳米，且采用单层结构，因此可以表述为G48M36T1的形式。虽然还不能完全解决问题，但这至少要比“5纳米节点”准确得多、也有意义得多。

与节点命名法一样，GMT指标中的栅极节距与金属节距值也将在未来十年中继续减小。但这种减小速度也将越来越慢，按照目前的速度来看，大约会在十年之后达到终点。到那时，金属节距将接近极紫外光刻所能操作的极限。尽管上一代光刻机能够以经济高效的方式突破193纳米波长这一明确极限，但人们普遍认为在极紫外光刻机上不会再有这样的意外惊喜。

Gargini表示，“到2029年左右，我们将到达光刻技术的极限。”在那之后，“唯一的出路就只有堆叠……堆叠将是增加晶体管密度的唯一途径。”

换言之，届时层数T将变得至关重要。目前最先进的硅CMOS仍是单层晶体管，通过十多个金属互连层被链接至电路当中。但如果我们能够构建起双层晶体管，那么器件的密度将可直接翻倍。

硅CMOS的可行性目前仍受限于实验室环境，但相信情况很快就会出现转机。十多年来，行业研究人员一直在探索生产“单片式3D集成电路”的方法，即在芯片中一层又一层地堆叠晶体管。这并非易事，因为硅材料的加工温度通常很高，因此在堆叠下一层时、往往会对上一层造成破坏。尽管如此，部分工业研究工作（其中以比利时纳米技术研究公司Imec、法国CEA-Leti以及英特尔为代表）已经有所斩获。作为由此催生出的两种全新CMOS逻辑晶体管技术，NMOS与PMOS能够交替堆叠并为下一代处理器铺平发展道路。

更重要的是，即将出现的非硅技术也有可能率先迈入3D时代。例如，麻省理工学院Max Shulaker教授和他的同事们就在尝试开发采用碳纳米管晶体管层的3D芯片。这类设备能够在相对较低的温度下制造加工，因此与传统硅芯片相比，这些“碳芯片”的多层结构似乎更易于实现。

其他企业也致力于研究能够在硅材料上的金属互连层内构建逻辑或存储设备的方案，包括使用稀薄半导体（如二硫化钨）制造微机械继电器与晶体管等。

大约一年之前，一群著名学者齐聚加州大学伯克利分校，就新标准提出自己的看法。

专家们希望找到一种新的指标，消除由节点倒计时带来的“末世”氛围。他们认为，最重要的是要保证新指标不再具有自然终点。换句话说，数字应该随着进步而上升、而非不断下降。另外，新指标还必须简单、准确，而且与半导体技术改进的核心目标（功能更强大的计算系统）密切相关。

学者们也都坦言，这个领域的研究对于青年才俊们确实缺乏吸引力。理由也很简单：如果某个领域在可预见的未来十年内都不太可能取得突破，那么谁会愿意花四到六年接受相关专业教育？为了扭转这一不利局面，专家们必须拿出更多创新解决方案，推动计算技术重归发展快车道。

从这个角度来看，IRDS提出的GMT指标显然还不够完善。他们想要的理想指标不仅能够描述处理器的发展，同时也应该可以衡量计算机整体系统中其他对性能具有重要影响的关键因素。虽然看起来似乎野心过大，但其中也确有可能蕴藏着指导计算技术未来发展的基本思路。

拆开英特尔Stratix 10现场可编程门阵列的封装，我们能够看到的绝不只有FPGA处理器。在封装之内，处理器芯片周边包围着一系列“小芯片”，包括两款高带宽DRAM芯片。处理器则通过一小片以高密度互连阵列蚀刻的芯片与内存相对接。

一台计算机的基础，就是逻辑、内存以及二者之间的连接。因此，为了拿出能够服众的新指标，学者们最终选择了DL, DM与DC 三项参数，共同构成了LMC指标。

根据LMC指标的发起者们所言，在这个以数据为中心的新时代下，DL, DM与DC 的提升将共同为计算系统的整体速度与能源效率做出贡献。三者能够体现历史数据，展示逻辑、内存与连接性增长之间的关联性，也足以反映过去几十年间这三项固有指标的均衡增长。更令人惊讶的是，这种均衡关系适用于不同复杂程度的各类计算系统——无论是移动设备、台式机还是世界上最强大的超级计算机，都可以借此加以描述。小组成员们表示，这种均衡增长也将为计算系统勾勒出清晰的未来愿景。

LMC方法

LMC是一种替代性的芯片衡量指标，主要通过逻辑密度(DL)、主存储器密度(DM)以及二者之间的互连密度(DC)体现一套系统的技术价值。

在LMC指标当中，DL是指逻辑晶体管的密度，以每平方米的单元数量表示；DM为每平方毫米的主存储器密度，以每平方毫米内存单元数量表示；DC则为逻辑与主存储器之间的连接，以每平方毫米的互连数表示。对于多层设备或者3D芯片堆叠类方案，则衡量标准可以转换为体积——而不单纯是平方毫米。

在三者当中，DL应该是大家最熟悉的一种，因为自第一批集成电路出现以来，人们一直在计算芯片上的晶体管数量。虽然听起来简单，但事实并非如此。处理器上不同类型的电路在密度方面一直有所差别，而这很大程度上是受到设备互连机制的影响。逻辑芯片中最密集的部分通常是构成处理器调整缓存的SRAM存储器，数据被存储于其中以供快速重复访问。这些调整缓存以六晶体管单元的大型阵列形式存在，凭借着明确的规则性而可以进行紧密封装。在这项指标当中，迄今为止报告的DL最大值应该是台积电以5纳米制程工艺制造的135 MB SRAM阵列，其每平方毫米封装有2.86亿个晶体管。如果使用LMC命名法，那么该芯片应被称为286M。

在另一方面同，逻辑块要比嵌入其中的SRAM更为复杂、更不统一且密度更低。因此，仅权限SRAM判断技术水平可能不够公平。2017年，时任英特尔公司高级研究员的Mark Bohr提出了一种使用其他常见逻辑单元的密度加权计算公式。该公式着眼于简单且普遍存在的双输入、四晶体管与非门结构，外加一套同样常见但更为复杂的电路（即扫描触发器）中的单位面积晶体管数。在典型设计中，公式会根据其中的小栅极、大单元比例对各项元素进行加权，借此计算出每平方毫米中的晶体管数量。Bohr当时提到，SRAM的密集非常大，应该被划分为“论外”产物。

AMD公司高级研究员Kevin Gillespie指出，AMD公司在内部就曾使用过类似的衡量指标。他表示，任何不考虑设备连接方式的性能指标都不可能足够准确。
另外几位专家提出了新的可能性，即在经过商定的成规模半导体知识产权成果中（例如得到广泛使用的ARM处理器设计方案）测量平均密度。

实际上，根据ARM公司Cline的说法，ARM方面放弃了使用单一指标的想法，转而考虑从完整的处理器设计方案中提取电路功能块的密度。他表示，“我认为面对多种多样的硬件应用，不可能存在一种适用于所有方案的逻辑密度指标，”因为不同类型的芯片与系统间存在着巨大的差异。他指出，不同类型的处理器（CPU、GPU、神经网络处理器、数字信号处理器等）有着完全不同的逻辑与SRAM比率。

最后，LMC的发起者们并没有指定特定的DL测量方法，而决定将其留给业界讨论。

DM的测量则相对简单。目前，主存储器通常是指DRAM，因为其价格低廉、耐用性高而且读写速度相对较快。

DRAM单元由单一晶体管构成，该晶体管负责控制指向将比特存储为电荷的电容器的访问操作。由于电荷会随时间推移而泄漏，因此必须定期刷新各单元。目前的电容器建立在硅片上方的互连层中，因此密度不仅受到晶体管尺寸的影响，同时也受到互连几何形状的影响。LMC集团在已发表的论文中找到的最高DM值出自三星之手。三星公司于2018年详细介绍了其最新DRAM技术，密度可达每平方毫米200 M（2亿）个单元。

但DRAM不可能长久霸占主存储器的宝座。当今，磁阻RAM、铁电RAM、电阻式RAM以及相变RAM等替代性存储技术已经投入商业生产，其中一些被嵌入处理器本体，也有一些作为独立芯片存在。

更重要的是，在主存储器与逻辑之间提供充足连接，已经构成当今计算系统的一大主要瓶颈。DC所关注的处理器与内存间互连性能，以往主要由封装技术（而非芯片制造技术）所决定。与逻辑密度及存储器密度相比，DC在过去几十年的发展中一直没能得到特别显著的改善。取而代之的是，随着新型封装技术的出现与改进，DC也表现出同步的跳跃式发展。以过去十年为例，单芯片单片系统（SoC）开始让位给在硅中介层上紧密结合的大量小芯片（即所谓2.5D系统）或者以3D形式堆叠排列的小芯片。目前台积电集成芯片系统采用的3D芯片堆叠技术在DC方面表现最强，每平方毫米可容纳12000条互连。

但是，DC不一定需要把逻辑接入独立的存储芯片。在某些系统中，主存储器采用全嵌入式设计。以Cerebras Systems的机器学习大型芯片为例，其中使用的就是嵌入至单一大型芯片逻辑核心附近的SRAM。

LMC发起者们提出，如果将这表现最抢眼的三项参数统一到同一套系统中，那么DL、DM及DC可以表示为260M、200M、12K。

英特尔公司CTO Michael Mayberry认为，用一个数字描述半导体节点先进性的时代早就已经结束了。而他在原则上也更支持那些更具系统全面衡量能力的指标设计。他表示，“即使不完美，我们仍然应该努力达成共识，找到一种比当前制程节点更准确的半导体发展描述方式。”

他希望LMC能够进一步扩展自身涵盖范围，包括指定要测量的内容与具体方式。例如，在DM值方面，Mayberry表示其应该特指与处理器处于同一芯片封装之内的存储器。他补充道，对于“主存储器”的具体归类方式可能也需要作出调整。未来，处理器与数据存储设备之间可能存在多层存储。例如，英特尔与美光联手打造的3D XPoint存储器就是一种非易失性系统，其定位介于DRAM与存储之间。

此外，基于密度的指标（例如LMC）与基于光刻的指标（例如GMT）均与代工厂及存储芯片制造商的客户们关系不大。AMD公司的Gillespie表示，“密度很重要，但性能、功能以及成本同样重要。”Mayberry也补充道，每种芯片设计都需要在这四项因素之间做出权衡，因此“没有哪个单一数字能够准确反映也节点的性能水平。”

全球第三大DRAM制造商美光科技高级研究员兼副总裁Gurtej Singh Sandhu指出，“目前，内存与存储层面最重要的指标仍然是每比特成本。此当然，其他一些与市场应用紧密相关的性能因素也非常重要。”

也有一派观点认为，目前并不需要提出新的指标。GlobalFoundries公司工程技术与质量高级副总裁Gregg Bartlett表示，这些措施“实际上只在以尺寸缩小为主导的场景下才适用。”该公司于2018年决定放弃对7纳米制程工艺的追求。这个级别上的客户与应用数量有限，与半导体行业的总体方向关系也不大。目前，只有英特尔、三星以及台积电在继续追求CMOS逻辑节点的制程突破，但全球半导体制造收入中的大部分比例都与此毫无关系。

Bartlett则认为，CMOS逻辑与专用技术（例如嵌入式非易失性存储器与毫米波无线电）的集成将决定半导体行业的未来，相比之下尺寸缩小就显得意义有限了。

但可以肯定的是，尺寸缩小仍将在未来几年内成为半导体消费者们最关注的指标。LMC与GMT指标的发起者们也都承认这一点，并希望尽快制定出新的衡量方法以吸引更多新鲜技术人才持续推动半导体行业的发展。

对于Gargini本人以及GMT的支持者们来说，这是为了让整个行业重归正轨。他认为，如果没有可靠的统一发展指标，行业的发展效率将越来越低。“这会增加失败的可能性。到硅CMOS彻底耗尽尺寸缩小空间，我们还有十年时间。周期紧迫，如果不好好把握，我们恐怕难以达成推动计算持续发展的必要突破。”